PCIe 8.0草案出爐，資料傳輸率上看1TB/s
<div class="field field-name-field-news-column-category field-type-taxonomy-term-reference field-label-hidden"><div class="field-items"><div class="field-item even"><a href="/tags/%E6%96%B0%E8%81%9E">新聞</a></div></div></div><div class="field field-name-body field-type-text-with-summary field-label-hidden"><div class="field-items"><div class="field-item even"><p>周邊元件互連（Peripheral Component Interconnect，PCI）標準制定組織PCI-SIG本週<a href="https://pcisig.com/specifications/pcier-80-specification-draft-05-now-available-members" target="_blank">公佈PCIe 8.0標準草案</a>，預計2028年釋出給產業，最高資料傳輸率可達1.0 TB/s。最新釋出的PCIe 8.0標準草案為0.5版，預計在2028年釋出給產業。</p> <p>PCIe SIG指出，PCIe 8.0規格旨在提供高擴充性的互連方案，以支援新興應用包括AI、機器學習、高速網路、邊緣運算與量子運算，它也將支援資料密集市場如汽車、hyperscale資料中心、高效能運算（HPC）及軍事／航太業。</p> <p>技術規格方面，PCIe 8.0延續過去幾代，每三年提高一倍的更新幅度。其單一通道（Lane）的原始位元速率，較2025年6月公佈的PCIe 7.0的128 GT/s提升為2倍來到256 GT/s。其x1單向頻寬也從前代16 GB/s來到32 GB/s。而在x16配置下，雙向總頻寬可達到1,024 GB/s，突破1 TB/s。</p> <p class="rtecenter"><a href="https://www.businesswire.com/news/home/20250805675479/en/PCI-SIG-Announces-PCI-Express-8.0-Specification-to-Reach-256.0-GTs" target="_blank"><img alt="" src="/sites/default/files/images/0508-pcie%208-600.jpg" style="width: 600px;" /></a></p> <p>PCIe 8.0制訂目標除了傳輸速度外，也計畫改良連接器、降低延遲性、提升穩定性、提升有效頻寬利用率、降低耗電率等技術。PCIe 6/7/8已改用PAM4（四階振幅調變）訊號技術，但缺點是抗干擾力下降、BER（bit error rate），PCI-SIG暗示已在評估新連接器技術，<a href="https://www.tomshardware.com/tech-industry/pci-sig-announces-pcie-8-0-spec-with-twice-the-bandwidth-1tb-s-of-peak-bandwidth-256-gt-s-per-lane-and-a-possible-new-connector" target="_blank">Tom's Hardware報導</a>可能導入光互連optical-aware retimer（光學感知重定時器）架構。</p> <p>PCIe引入前向錯誤更正（Forward Error Correction，FEC）技術旨在解決PAM4的錯誤率，但也增加延遲性，因此最新版技術亦希望引入FEC技術提升通訊可靠性的同時，也能滿足低延遲性（Latency）目標。</p> <p>PCIe 8.0也可能計畫藉FLIT-based編碼及錯誤管理以提升有效頻寬利用率。此外，隨著AI及HPC應用帶動電力需求，PCIe 8.0可望藉使用的更有效率SerDes（Serializer/Deserializer）、編碼及能源管理來降低功耗。最後，一如之前標準，PCIe 8.0持續追求和前代標準的回溯相容性。</p> </div></div></div>
