華為最新麒麟 9050 Pro 晶片照曝光！兩層 Die 垂直堆疊，尺寸再縮小

華為最新麒麟 9050 Pro 晶片近日再傳新進展，外媒 Wccftech 引述社群平台 X 帳號 Kurnal Insights 公布的 Die Shot 指出，這款 SoC 採用兩個尺寸相同的 Die 進行垂直堆疊，並透過華為「邏輯折疊」（LogicFolding）技術，將運算邏輯與 SRAM、快取記憶體分散到不同矽層，有望在不完全依賴先進製程微縮的情況下，進一步提高晶片的整體運算密度。

根據其分享的 Die Shot 照片，可看到一個 Logic Die 與一個 SRAM Die，兩者透過 LogicFolding 技術堆疊。 LogicFolding 將邏輯電路垂直堆疊，即使單一電路的電晶體密度未提升，也能增加整體運算密度。這種方式可縮短訊號傳輸路徑，並利用細間距的垂直互連，間距甚至可縮小至微米級，讓不同主動矽層能夠以類似單一整合式晶片的方式運作。

Hisilicon Hi36E0(Kirin 9050) Dieshothttps://t.co/iKiY621Bmg pic.twitter.com/qup0ANqYUE

— Kurnal (@Kurnalsalts) October 2, 2026

從照片資料來看，兩個 Die 尺寸均為 11.13mm × 10.84mm，面積約 120.65mm²。根據 @teortaxesTex 的說法，麒麟 9050 Pro 占用面積甚至比麒麟 9030S（面積達 122mm²）更小。

Kirin 9050 is a bit smaller than 9030 9030 has 15.88 billion transistors, for 112 Mtr/mm^2 9050 has effective planar density of ≈238 Mtr/mm^2 due to stacking two dies. Sounds like it just werks. They’ll polish their bonding, reduce pitch, and get another similar jump in 2027. https://t.co/bcULvbPFDT pic.twitter.com/B3qugGHweU

— Teortaxes▶️ (DeepSeek 推特🐋铁粉 2023 – ∞) (@teortaxesTex) October 2, 2026

麒麟 9050 Pro 的 Logic Die 採用中芯國際 N+3 製程，SRAM Die 則採用 N+2 製程。由於該晶片採用兩個 Die 堆疊，其有效平面電晶體密度約為 238 MTr/mm²；麒麟 9030 電晶體密度約為 112 MTr/mm²，總電晶體數量則達 158.8 億顆。

由於麒麟 9050 Pro 採用更小的晶片尺寸，單一 Die 良率應該高於麒麟 9030 Pro。不過，由於華為目前僅將這款晶片用於旗艦手機 Pro Max 與 RS 版本，意味著整體封裝良率可能仍低。

先前有報導傳出，麒麟 9050 Pro 相當於 7 奈米製程，在相關測試表現已超越蘋果 3 奈米的 A18 Pro 晶片，且在能效方面甚至有機會超越 Google Tensor G6。

HW downplayed Kirin chips for many yrs after N+2/K9000S 1st came out. Geekerwan wasn’t even allowed to post his K9030/N+3 video last yr.

This yr, his team already posted 2 videos on K9050, who has better power consumption that Tensor G6 made on TSMC N3P process.

— tphuang (@tphuang) October 2, 2026

（首圖來源：Flickr/Web Summit CC BY 2.0）

您的咖啡贊助將是讓我們持續走下去的動力

從這裡可透過《Google 新聞》追蹤 TechNews