開放晶片互連標準 UCIE 3.0 發表 頻寬提高至 64GT/s
<div class="deputation"><img src="https://bucket-image.inkmaginecms.com/version/hd/9dde7c0f-a597-445c-80dd-9a93db8a4006/image/2025/08/7a020e42-4cfe-4be8-95e5-b83534c96acc.jpg"></div><p class="ck-section">UCIE 3.0 開放晶片互連標準發表,支援 64GT/s 頻寬,滿足高效運算新世代需求。<br><br>由Intel、AMD、微軟、Meta、Google、Qualcomm、三星、台積電、日月光等業者合組的<a href="https://mashdigi.com/intel-and-other-semiconductor-companies-and-software-companies-build-ucie-alliance/">UCIe產業聯盟</a>,稍早公布<a href="https://www.uciexpress.org/_files/ugd/8dc731_ae67289d0ec646cdba5c1aee245538b3.pdf">全新UCIe 3.0版本</a>的開放晶片互連標準規範,將傳輸頻寬速度從先前的32GT/s提升至48GT/s與64GT/s,進一步對應AI、HPC等新一代高效能芯粒 (chiplet)架構對於高速、低延遲的資料傳輸需求特性。</p><p class="ck-section">相較去年8月提出的<a href="https://www.uciexpress.org/_files/ugd/0c1418_c9fb71cbbd4644e3b73b123216fa2e52.pdf">UCIe 2.0版本規範</a>,UCIe 3.0除了提升頻寬效能外,同時維持向下相容性,並且導入多項架構與功能強化設計。</p><p class="ck-section">其中,包含支援執行時重新校準的增強機制,能在不需重新初始化的情況下達成節能連接調整,並且提升整體系統執行效率。而新增的邊際通道則延伸為100mm,有助於實現更多元的系統級封裝 (SiP)拓樸設計。</p><p class="ck-section">在傳輸技術方面,UCIe 3.0透過連續傳輸協議映射與Raw模式支援,強化芯粒與SoC、DSP等元件間的資料互通,並且可藉由MTP (Multi-Tile Programming)標準化流程實現早期韌體下載功能,有效簡化開發階段。</p><p class="ck-section">針對時間敏感的運算應用,UCIe 3.0導入優先邊帶封包機制,確保關鍵系統事件能獲得即時低延遲傳遞,同時透過快速節流與緊急關閉設計,支援透過漏極開路 (Open Drain,俗稱「OD門」) I/O實現即時系統層級通知,在穩定性與安全性上進一步保障。</p><p class="ck-section">UCIe產業聯盟自2022年建立之後,強調以PCIe、CXL等通用技術為基礎,打造開放、標準化且具彈性的芯粒互連架構,有助於半導體設計從傳統單一晶片邁向模組化、芯粒化的技術演進。</p><p class="ck-section">此次公布UCIe 3.0設計規範,預期將進一步促進晶片設計產業在高效能運算、人工智慧與先進封裝技術上的創新與落地。</p><div class="source"><h3>資料來源</h3><ul><li><a href="https://mashdigi.com/ucie-3-0-the-open-chip-interconnect-standard-has-been-officially-released-increasing-bandwidth-to-64gt-s-to-meet-the-needs-of-next-generation-high-performance-computing/" target="_blank">https://mashdigi.com/ucie-3-0-the-open-chip-interconnect-standard-has-been-officially-released-increasing-bandwidth-to-64gt-s-to-meet-the-needs-of-next-generation-high-performance-computing/</a></li></ul></div>